Bistable atau flip-flop merupakan rangkaian-rangkaian yang dapat dipacu menjadi dua keadaan stabil. Karena kebanyakan sistem digital adalah Sequential, dapat dipahami bahwa: untuk itu sangat diperlukan suatu pemahaman yang baik tentang berbagai jenis bistable dan cara kerjanya. Dapat saja terjadi kebingungan mengenai ragam dari jenis bistable ini (R-S, Clocked R-S, T, D dan JK). Akan tetapi jika kita memulainya dari yang paling sederhana (yaitu RS), kita akan relatif lebih mudah dalam mempelajari jenis-jenis yang lebih kompleks/rumit.
- Palang R–S (R–S latch):
dapat dibuat dengan cara menggunakan dua buah switch transistor cross–coupled atau dua buah gerbang cross-coupled seperti diperlihatkan pada Gambar 5.9.
Dengan demikian, terlihat bahwa: jika salah satu keluaran akan rendah, maka keluaran lainnya harus tinggi. Kedua pin keluaran ini disebut Q dan Q1, dan kedua masukkan dikenal sebagai set (S) dan reset (R). Masukan set jika diambil untuk logic 1, dan Q akan tetap tinggal pada logic 1 hingga diterapkan suatu masukan reset. Keluaran Q1 akan selalu pada keadaan yang berlawanan dengan Q selama hanya ada satu masukan, yaitu: baik S maupun R dibuat 0 pada suatu saat. Keadaan keluaran tidak akan dapat ditentukan menjadi Q dan Q1 keduanya logic 1, jika kedua S dan R dibuat menjadi logik 0 secara serentak. Sebenarnya, R-S merupakan suatu rangkaian memori, dan ini juga dapat diuraikan oleh tabel kebenaran (tabel 5.2).
Begitu keadaan-keadaan masukan (R dan S) diperhitungkan, tabel harus mencakup keadaan keluaran Q sebelum diterapkan-nya sinyal masukkan. Hal ini ditulis sebagai Qn. Keadaan keluaran Q setelah penerapan suatu masukan ditulis sebagai Qn+1, yang merupakan keadaan akhir dari flip–flop.
Jika suatu RS FF dibuat dengan cara melakukan cross-coupling dari dua buah gerbang NOR, maka level keluaran yang akan mengubah keadaan haruslah logik 1. Hal ini disebabkan level 1 yang ada ditiap masukan gerbang NOR akan mengakibatkan keluaran menjadi 0. Tabel kebenaran untuk Bistable R-S yang menggunakan pintu NOR dapat dilihat pada tabel 5.3.
Dengan kedua flip-flop yang sederhana di atas, suatu perubahan keadaan dikeluaran akan terjadi beberapa nano-detik setelah berubahnya data masukan. Peristiwa ini disebut asinkron. Jika suatu clock input ditambahkan pada Gambar 5.10 akan tercapai peristiwa sinkron, karena data dimasukan.
Masukan hanya dapat dipindahkan pada set atau reset dari bistable pada saat sinyal clock tinggi. Operasi sinkron ini adalah penting, karena berguna untuk mengontrol operasi suatu sistem digital lengkap dari sebuah generator pulsa clock sentral, dan juga untuk menghindari terbentuk-nya penundaan (delay) counter atau shift register. Pada Gambar 5.10 disebut metoda gerbang latch Positif, karena gerbang-gerbang A dan B akan terbuka pada data S atau R ketika clock dalam posisi tinggi. Kebanyakan flip–flop modern diatur sedemikian rupa, sehingga data masukan hanya di pindahkan selama akhir dari pulsa clock (data di lock-out setelah ujung clock positif). Jenis bistable ini disebut sebuah flip–flop edge-triggered, dan hal ini mencegah terjadinya perubahan pada data masukan selama lebar pulsa clock dari terpengaruh-nya keadaan keluaran rangkaian. - Bistable D: yang ditunjukkan di gambar 5.11 merupakan suatu contoh dari IC yang di-kloked.
Bistable ini berguna untuk penyimpanan data temporer. Data masukan D dipindahkan ke keluaran Q ketika clock dalam posisi tinggi. Pada saat clock ada pada posisi rendah, keluaran Q akan menahan keadaan ini.
Sedangkan tabel kebenarannya, diperlihatkan di tabel 5.4. - Bistable T (tipe toggle): rangkaiannya mempunyai suatu rangkaian kendali pulsa dari keluaran untuk memaksa ujung negatif dari pulsa masuknya T pada masukan gerbang yang akan mengakibatkan suatu perubahan keadaan. Dengan demikian, keluaran akan berubah keadaannya pada setiap ujung negatif dari masukan T, jadi sebagai rangkaian pembagi dua (gambar 5.12).
Contoh dari pembagi dua yang menggunakan suatu bistable D Edge-trigged positif dipertunjukkan pada gambar 5.13. - Bistable JK: bentuk yang paling sederhana ditunjukkan di gambar 5.14. Keuntungan jenis bistable ini adalah tidak adanya suatu keadaan tak tentu karena adanya masukan-masukan yang identik. Tabel kebenaran untuk suatu pulsa yang positif sempit diperlihatkan di tabel 5.5. Karena ada umpan balik pada rangkaian, maka waktu tunda menjadi lebih besar dan ini disebut Race Hazard. Masalah-masalah seperti ini dapat dihilangkan dengan menqgunakan rangkaian-rangkaian master-slave seperti diperlihatkan di gambar 5.15.
Begitu pulsa clock berada di posisi tinggi, pada titik A dibentuk gelombang masukan pulsa clock, gerbang 3 dan 4 menutup, mengisolasi slave dari master. Di titik B, gerbang 7 dan 8 membuka mengizinkan data masukan J dan K untuk mengubah keadaan master. Begitu clock berada pada posisi rendah, di titik C gerbang 7 dan 8 akan menutup melepaskan hubungan masukan dari master, Kemudian akhirnya di titik D gerbang 3 dan 4 membuka mengizinkan master untuk mengubah keadaan slave. Jadi, keluaran akan berubah keadaannya pada trailing edge dari pulsa clock. Dari diskusi ini, cukup terlihat jelas, bahwa: flip-flop master slave adalah flip-flop pacu pulsa yang memacu pada trailing-edge dari pulsa clock. Flip-flop seperti JK master slave tidak perlu digambarkan dalam suatu rangkaian penuh, akan tetapi cukup dipakai suatu simbol logik. Masukan-masukan preset dan clear ditunjukkan oleh suatu bulatan, karena suatu logik 0 (rendah) dibutuhkan di preset untuk memaksa Q menjadi logik 1, dan suatu 0 dibutuhkan di clear untuk memaksa Q menjadi logik 0. Perlu dicatat, bahwa: kedua masukkan ini mengesampingkan clock, dan oleh karenanya menjadi sinkron. Flip-flop seperti ini penting bagi counter, devider, shift register, karena mereka mengizinkan keadaan dari tiap flip-flop untuk di-set atau di-clear. - Counter: Flip-flop master slave JK ganda dapat membentuk rangkaian counter asinkron atau counter biner sinkron seperti ditunjukkan di gambar 5.16.
Kedua rangkaian ini dibagi oleh 16, dan memiliki suatu urutan hitung biner murni. Counter sinkron memang lebih rumit/komplek, akan tetapi memiliki keunggulan berupa penundaan total yang lebih kecil. gambar 5.16 juga menunjukkan contoh-contoh devider, dan counter dari bilangan-bilangan yang bukan biner. Pabrik-pabrik pembuat, cenderung untuk memproduksi flip-flop JK dan D, counter, dan shift-register-register didalam sebuah paket IC.
Beberapa jenis IC yang ada di TTL, dan CMOS adalah:
7490 A: Counter dekade asinkron TTL
7493 A: Counter biner 4 bit TTL
74192/193: Counter dekade naik/turun TTL
4017 B: Counter-devider dekade CMOS
4020 B: Counter biner 14 tingkat CMOS
4018 B: Counter CMOS yang dapat diatur awal dibagi oleh n. - Shift register: adalah suatu perlengkapan yang dipakai untuk menyimpan sementara waktu informasi-informasi digital, untuk selanjutnya dipindahkan pada saat berikutnya. Shift register dapat dibuat dengan mudah dengan menggunakan flip-flop JK untuk mengambil bentuk:
a. Serial in/serial out
b. Paralel in/paralel out
c. Serial in/paralel out
Seperti diperlihatkan di-gambar 5.15, data yang disimpan dishift register dibebani seri dengan pulsa-pulsa shift, atau secara paralel dengan menyetel flip-flopnya. Data dapat dipindahkan atau digeserkan ke sebelah kanan dari suatu tempat untuk setiap pulsa geser. Shift register besar (serial-in/serial-out) dibuat di-MOS, dan merupakan dasar dari memori-memori yang di-sirkulasikan ulang. Suatu bistable dapat dibentuk/dibuat dengan memakai peralatan MOS (gambar 5.18).
Jika masukan S diambil tinggi (1), T5 akan terhubung dan mengakibatkan Q1 rendah, Ini akan menyebabkan T2 menjadi off (memaksa untuk menganggap logik 1). Demikian pula, jika masukan R diambil tinggi (1), T6 terhubung dan Q dianggap keadaan logik 0. Suatu bistable yang membentuk unsur dasar bagi shift register MOS statik seperti shift register 2 bit diperlihatkan di Gambar 5.19. T2, T5 dan T7, T10 membentuk kedua bistable dan T3, T4 serta T8, T9 merupakan unsur-unsur cross-coupling.
Unsur-unsur cross-coupling ini di on-off-kan oleh sinyal-sinyal clock 1 dan clock 2. T1 dan T6 merupakan switch-switch pemindah data. Hubungan fasa antara ketiga bentuk gelombang jam (clock), merupakan hal yang penting. untuk menggeser data atau jalur jam (clock) diambil tinggi, membuat T1 dan T6 menjadi on, dan pada saat yang sama unsur-unsur cross-coupling di switch off oleh clock 1, dan clock 2 menjadi rendah. Data masukan dari T1 ke T2 disimpan oleh kapasitansi gerbang dari T2, dan data dari bistable A disimpan oleh kapasitansi gerbang dari T5. Pada saat clock menjadi rendah, T1 dan T6 off, clock 1 menjadi tinggi pertama-tama untuk menswitch T4, T9. Hal ini memaksa T5 dan T1O untuk menganggap adanya suatu keadaan baru. Setelah tertunda sebentar, clock 2 juga menjadi tinggi, membuat T3 dan T8 menjadi on. Perhatikan, bahwa: sementara pulsa clock tidak diterapkan, bistable-bistable tetap pada keadaan yang telah disetel sebelumnya. Jadi, dalam hal ini selalu dikonsumsi sejumlah daya. Pergeseran informasi hanya terjadi ketika bentuk gelombang clock di terapkan.
Shift register MOS dinamik yang diperlihatkan di gambar 5.20 memiliki struktur yang lebih sederhana, dan shift register ini bekerja untuk menswitch peralatan beban (load device) on dan off dengan perantaraan pulsa-pulsa clock. Memang, daya yang dikonsumsi dari suplai lebih kecil, tetapi sinyal clock yang disimpan menjadi hilang. Untuk itu, dibutuhkan sebuah clock dua fasa (Ø1 dan Ø2). Pada saat Ø1 menswitch rendah, Ø2 menswitch tinggi. L1, T1 menjadi off dan L2, T2 menjadi on. Level di drain Sl sekarang dipindahkan ke pintu S2. Dalam hal ini dibutuhkan suatu siklus lengkap dari clock Ø1 dan Ø2 untuk menggeser data sebanyak satu tingkat. Pada Ø1, L1 dan T1 menjadi on, sementara L2 dan T2 off. Data yang diterapkan akan dipindahkan dari S0 ke Sl untuk disimpan di kapasitansi pintu dari Sl. Sinyal-sinyal clock dua fasa tidak boleh diizinkan untuk tumpang tindih, karena penyimpanan yang besar dan pemindahan data akan terjadi.
Tulisan di sini tidak begitu jelas, silakan gunakan tautan ini untuk informasi lebih lengkapnya -> Rangkaian Bistable, Counter dan Register
BalasHapus